LEZIONI on LINE n° 7

Elettronica

Circuiti Sequenziali – FF JK Sincrono

 

Per gli alunni della classe 3° di elettronica Istituto Tecnico

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Prerequisiti:

1. i principi di Kirchoff e la legge di Ohm;
2. equazioni di 1° grado
3. circuiti combinatori
4. segnale di clock

Circuiti Sequenziali

I circuiti sequenziali sono caratterizzati dal fatto che le uscite non dipendono solo dai livelli logici presenti sugli ingressi ma anche dai livelli logici assunti dalle uscite negli istanti precedenti che definiamo stato del circuito. Il circuito è in grado di conservare memoria della sequenza degli stati assunti dagli ingressi e dalle uscite.

Il Flip-Flop (FF) è un circuito sequenziale di memoria elementare, utilizzato anche come dispositivo di antirimbalzo. Il nome deriva dal rumore durante le transizioni di stato che facevano i primi circuiti di questo tipo che era realizzati con dei relè.

Caratteristiche del FF:

• per gli ingressi
  • asincroni – senza segnale di Clock
  • sincroni – gestiti da un segnale di Clock
• per il Clock
  • fronte di salita (variazione da basso a alto)
  • fronte di discesa (variazione da alto a basso)

Il Clock

E’ un segnale periodico (si ripete dopo un determinato tempo detto periodo) che assume per una percentuale del periodo il valore ALTO e poi varia al valore BASSO. Questa percentuale è chiamata duty cycle. Un duty cycle del 50% significa che il segnale è alto per metà periodo e per il resto è basso.

 

FF di tipo JK

il FF JK, nella sua forma più semplice, ha 2 ingressi (J e K) e quindi avremo 4 possibili combinazioni degli ingressi.

Per uno schema che utilizza segnali attivi alti avremo:

• con J = 0 e K = 1 l’uscita Q viene Resettata (posta a 0 – [Q posto a 1])
• con J = 1 e K = 0 l’uscita Q viene Settata (posta a 1 – [Q posto a 0])
• con J = 0 e K = 0 l’uscita Q viene Memorizzata (rimane al valore che aveva – [Q anche])
• con J = 1 e K = 1 le due uscite Q e Q Togglano (cambiano di stato)

oltre a questi ingressi spesso abbiamo l’ingresso del clock (dispositivi sincroni su un fronte del segnale) ed altri ingressi asincroni (Preset, Clear), nel caso che ci sia anche il Clock questi segnali agiscono subito.

 

il metodo per studiare i FF è il seguente:

• ipotizzare una coppia di ingressi (J, K)
• ipotizzare una coppia di uscite (Q, Q)
• verificare il risultato
• se le uscite sono uguali a quelle ipotizzate abbiamo trovato una coppia valida altrimenti cambiare le ipotesi sulle uscite e tornare al punto precedente
• ricordiamo che nel caso della memoria con una coppia di ingressi avremo 2 possibili coppie delle uscite

 

Esempio n° 1 – l’integrato 74ls76:

Prendiamo come primo esempio l’integrato 74ls76.

Questo integrato è un doppio FF JK.

La sua piedinatura è la seguente:

 

La sua tabella della verità è la seguente (notiamo che la prima, seconda e terza riga hanno un peso di 8 righe poichè sono sempre fissate per 3 ingressi. L’ottava riga ha un peso di 4. Quindi abbiamo in totale 32 righe [2 elevato alla quinta = 32] – la tabella è COMPLETA):

con le seguenti note:

 

un circuito di principio per la realizzazione pratica del Flip-Flop SR è il seguente:

possiamo notare che le uscite dipendono da una parte asincrona (prioritaria) e da una parte sincrona (secondaria).

 

Simulazione dello schema di principio del FF JK 74ls76 con Multisim:

Simuliamo lo schema fornito dal data sheet (solo alcuni casi delle possibili combinazioni previste):

Se applichiamo in ingresso la coppia asincrona C = 0 & P = 1 (segnali attivi bassi) il sistema viene RESETTATO a prescindere dagli altri ingressi. Possiamo notare la stessa uscita anche cambiando altri due ingressi nella seconda immagine.

 

 

 

Se applichiamo in ingresso la coppia asincrona C = 1 & P = 1 (segnali attivi bassi – questi segnali sono “disattivati”) con il Clock attivo (segnale sul fronte di salita) ed inoltre la coppia sincrona J = 1 & K = 0 (segnali attivi alti) il sistema viene RESETTATO (notiamo che in questo caso i valori delle uscite assumono dei valori approssimati ma validi).

 

Se applichiamo in ingresso la coppia asincrona C = 1 & P = 1 (segnali attivi bassi – questi segnali sono “disattivati”) con il Clock disattivo (segnale sul fronte di salita) ed inoltre la coppia sincrona J = 1 & K = 0 (segnali attivi alti) il sistema viene RESETTATO (notiamo che in questo caso i valori delle uscite assumono dei valori ancora più approssimati ma validi).

 

CONCLUSIONI:

Per questo tipo di circuiti dobbiamo quindi stare attenti sia agli ingressi (sincroni o asincroni) che allo stato del circuiti. I segnali asincroni agiscono indipendentemente dal Clock, gli ingressi sincroni ci permettono di gestire il circuito nella normale funzionalità. E’ sempre importante saper ricavare le caratteristiche principali dai data sheet.

 

Roma 5 maggio 2020

Il docente

LERTERI C. Francesco

 

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